Samsung Electronics áp dụng công nghệ xếp chồng 3D cho bán dẫn logic

Samsung Electronics đã vượt qua giới hạn tích hợp của bán dẫn logic bằng công nghệ xếp chồng theo chiều dọc. Công ty đã áp dụng khái niệm xếp chồng từng được sử dụng trong bán dẫn nhớ vào transistor bán dẫn logic để tăng cường độ tích hợp trên mỗi đơn vị diện tích.
Theo thông tin từ Samsung Electronics vào ngày 17 tháng 6, Viện Nghiên cứu Bán dẫn của công ty đã công bố việc lần đầu tiên thực hiện transistor xếp chồng 3D Stacked FET, với kích thước nhỏ nhất trong ngành, tại hội nghị VLSI diễn ra ở Mỹ trong tháng này. Bài báo này đã được chọn là bài báo xuất sắc tại hội nghị VLSI 2026.
Hội nghị VLSI được coi là một trong ba hội nghị bán dẫn hàng đầu thế giới cùng với IEDM và ISSCC. Đây là nơi các chuyên gia bán dẫn toàn cầu công bố các công nghệ và quy trình thiết bị thế hệ tiếp theo. Thành tựu lần này của Samsung Electronics đã thu hút sự chú ý của giới học thuật và ngành công nghiệp vì nó đưa ra một cấu trúc mới cho bán dẫn logic đang đối mặt với giới hạn thu nhỏ.
Điểm mấu chốt của công nghệ này là việc xếp chồng các transistor theo chiều dọc thay vì sắp xếp chúng theo chiều ngang như trước đây. Samsung đã áp dụng ba kênh nanosheet cho mỗi lớp để mở rộng lối đi cho dòng điện. Hơn nữa, công ty đã phát triển một lớp cách điện ở giữa để đảm bảo rằng các transistor trên và dưới không can thiệp lẫn nhau.
Trong ngành công nghiệp bán dẫn, trước đây, hiệu suất đã được nâng cao bằng cách làm cho các transistor nhỏ hơn. Tuy nhiên, khi khoảng cách giữa các thiết bị giảm, lớp cách điện cũng trở nên mỏng hơn, dẫn đến vấn đề can thiệp điện. Việc thu nhỏ chỉ theo chiều ngang đã không còn khả thi để nâng cao độ tích hợp.
Samsung đã giải quyết giới hạn này bằng cách xếp chồng theo chiều dọc. Khi các transistor được xếp chồng lên nhau, có thể đặt nhiều thiết bị hơn trong cùng một diện tích. Về lý thuyết, điều này có thể làm tăng độ tích hợp lên gấp đôi trên mỗi đơn vị diện tích. Giống như V-NAND của NAND flash và HBM của DRAM đã vượt qua giới hạn diện tích bằng cách xếp chồng theo chiều dọc, công nghệ chuyển đổi theo hướng này cũng đã bắt đầu cho bán dẫn logic.
Khoảng cách giữa các cổng cũng đã được giảm. Trước khi công bố bài báo này, khoảng cách cổng nhỏ nhất trong ngành là 48nm. Nhóm nghiên cứu của Samsung đã giảm xuống còn 42nm, thiết lập một tiêu chuẩn mới. Khoảng cách cổng là chỉ số thể hiện kích thước chiều ngang của một transistor. Giá trị càng nhỏ, càng có thể đặt nhiều transistor hơn trong cùng một diện tích.
Samsung cho rằng cấu trúc này phù hợp cho các bán dẫn logic thế hệ tiếp theo dành cho AI và tính toán hiệu suất cao (HPC). Việc áp dụng cấu trúc xếp chồng theo chiều dọc sẽ làm tăng số lượng transistor trong cùng một diện tích, cải thiện hiệu suất năng lượng. Trong khi việc chuyển đổi giữa các thế hệ quy trình thông thường chỉ cải thiện hiệu suất khoảng 15%, xếp chồng theo chiều dọc có thể lý thuyết nâng cao hiệu suất lên tới 100%.
Hiệu suất năng lượng cũng là yếu tố then chốt. Bán dẫn AI cần xử lý nhiều phép toán hơn với mức tiêu thụ điện năng thấp hơn. Trong bối cảnh gánh nặng điện năng của trung tâm dữ liệu ngày càng tăng, cấu trúc thiết bị có thể cải thiện đồng thời diện tích chip và hiệu suất năng lượng sẽ trở thành yếu tố quan trọng trong cuộc cạnh tranh bán dẫn logic thế hệ tiếp theo.
Trong một cuộc phỏng vấn với phòng tin tức, Master Kwon Wook-hyun của nhóm Logic TD thuộc Viện Nghiên cứu Bán dẫn của Samsung cho biết: "Khoảng cách cổng 42nm thể hiện kích thước chiều ngang của một transistor. Trước khi bài báo của chúng tôi được công bố, kích thước nhỏ nhất trong ngành là 48nm, và 42nm mà chúng tôi công bố là transistor nhỏ nhất thế giới được thực hiện cho đến nay trong ngành".
Nhóm nghiên cứu coi thành tựu này là điểm khởi đầu cho việc hiện thực hóa sản phẩm. Master Kwon cho biết: "Nghiên cứu này là việc xếp chồng các transistor n-type và p-type, là đơn vị cơ bản cấu thành sản phẩm logic" và ông so sánh: "Nếu ví như xây dựng, thì đây là việc tạo ra gạch". Ông cũng cho biết sẽ tiếp tục nghiên cứu để hiện thực hóa các mạch thực tế như ring oscillator và SRAM.
Samsung đã chỉ ra rằng trục cạnh tranh của bán dẫn logic có thể mở rộng từ thu nhỏ theo chiều ngang sang xếp chồng theo chiều dọc. Trong bối cảnh cuộc cạnh tranh giữa bán dẫn AI và chip HPC ngày càng gay gắt, khả năng thực hiện hiệu suất cao hơn và hiệu suất năng lượng trong một diện tích nhỏ hơn đang nổi lên như một yếu tố chính trong cuộc cạnh tranh quy trình thế hệ tiếp theo.



* Bài viết này được dịch tự động bằng AI.

• #bán dẫn logic
• #Samsung
• #xếp chồng